Centro 200MHz PG-TQFP-100-23 ISTANTANEO di 2MB 2M x 8 di 32 bit del microcontroller CI di CA TriCore di SAK-TC233LP-32F200F il singolo

SAK-TC233LP-32F200F TriCore™ - il Unico centro di 32 bit di IC del microcontroller 200MHz 2MB (2M x 8) PG-TQFP-100-23 ISTANTANEO

Scheda: SAK-TC233LP-32F200F

Caratteristiche:

La famiglia di prodotto di TC23x ha le seguenti caratteristiche:

• Microcontroller di rendimento elevato con l'un centro del CPU • CPU scalare efficiente di TriCore di potere (TC1.6E), avendo le seguenti caratteristiche: – Compatibilità con TC1.6P – fino a 200 megahertz di codice binario di operazione in pieno di gamma di temperature – un blocco note RAM (DSPR) – blocco note RAM (PSPR) di fino a 184 dati del kbyte di istruzione di fino a 8 kbyte

– Nascondiglio di istruzione di 8 kbyte (ICACHE)

– la linea 4 ha letto l'amplificatore (DRB)

• Il centro dell'ombra di Lockstepped per TC1.6E

• Memorie multiple del su chip

– Tutti i MNV e SRAM inclusi sono CEE protettive

– memoria flash di programma di fino a 2 MBYTE (PFLASH)

– una memoria flash di fino a 128 dati del kbyte (DFLASH) utilizzabile per emulazione di EEPROM

– Una memoria di 32 kbyte (LMU)

– Una memoria di 512 kbyte (EMEM)

– Memoria morta d'initialisation (BROM)

• regolatore di DMA 16-Channel con trasferimento di dati sicuro

• Sistema di interruzione sofisticato (CEE hanno protetto)

• Struttura del bus del su chip di rendimento elevato

– interconnessione di crociera di 64 bit (SRI) che dà velocemente accesso parallelo fra i padroni del bus, i CPU e le memorie

– bus periferico del sistema di 32 bit (SPB) per le unità periferiche e funzionali del su chip

– Un ponte del bus (ponte di SFI)

• Modulo facoltativo di sicurezza dell'hardware (HSM) su alcune varianti (vedi sotto)

• Unità di gestione di sicurezza (SMU) che tratta gli allarmi del monitor di sicurezza

• Banco di prova di memoria con le CEE, l'inizializzazione di memoria e le funzioni di MBIST (MTU)

• Monitor dell'ingresso/uscita dell'hardware (IOM) per il controllo dell'ingresso/uscita digitale

• Unità periferiche del Su chip versatile

– Due asincroni/canali di serie sincroni (ASCLIN) con il supporto di LIN dell'hardware (V1.3, V2.0, V2.1 e J2602) fino a 50 MBaud

– Quattro canali di interfaccia fatti la coda di SPI (QSPI) con capacità dello schiavo e del padrone fino a 50 Mbit/s

– Un modulo di due MultiCAN+ con i nodi 3CAN ciascuno e 128 oggetti assegnabili liberi del messaggio per alta efficienza della manipolazione dei dati via bufferizzazione di FIFO e il transfe di dati dell'ingresso

r – 4 singoli canali della trasmissione del bocconcino del bordo (INVIATA) per collegamento ai sensori

– Un modulo di FlexRayTM con 2 canali (E-Ray) V2.1 sostenente

– Un modulo generico del temporizzatore (GTM) che fornisce un insieme potente del filtraggio del segnale numerico e della funzionalità del temporizzatore per realizzare la gestione autonoma e complessa dell'ingresso/uscita

– Un bloccaggio/confronta 6 il modulo (due noccioli CCU60 e CCU61)

– Un'unità del temporizzatore di uso generale 12 (GPT120)

– MACKINTOSH di Ethernet IEEE802.3 con RMII e MII interfacce (ETH)

• Approssimazione successiva versatile ADC (VADC)

– Un mazzo di 4 noccioli indipendenti dell'ADC

– Gamma di tensione in ingresso da 0 V a 5.5V (rifornimento dell'ADC)

• Porti programmabili dell'ingresso/uscita di Digital

• il Su chip mette a punto il contributo al Livello 1 di OCDS (CPU, DMA, su Chip Buses)

• Quattro/interfaccia a cinque vie di JTAG (IEEE 1149,1) o di DAP (porto di Access del dispositivo)

• Regolatori del sistema di gestione e del su chip di potere

• Unità della generazione di orologio con il sistema PLL e Flexray PLL

• Regolatore di tensione incastonato

Immagine di dati: