Il Tri centro 200MHz PG-LFBGA-292-6 ISTANTANEO di 4MB 4M x 8 di 32 bit di Chip Ic del microcontroller di CC AURIX di SAK-TC277TP-64F200N

Il Tri centro di 32 bit di IC del microcontroller di SAK-TC277TP-64F200N TriCore™ AURIX™ 200MHz 4MB (4M x 8) PG-LFBGA-292-6 ISTANTANEO

Scheda: SAK-TC277TP-64F200N

Riassunto delle caratteristiche

La famiglia di prodotto di TC27x ha le seguenti caratteristiche:

• Microcontroller di rendimento elevato con i tre centri del CPU

• Due CPU super-scalari di TriCore di 32 bit (TC1.6P), ciascuno che ha le seguenti caratteristiche:

– Prestazione in tempo reale superiore

– Forte trattamento pungente

– Capacità completamente integrate di DSP

– Moltiplicare-accumuli l'unità capace di sostenere le 2 operazioni del MACKINTOSH per ciclo

– Unità in virgola mobile completamente canalizzata (FPU)

– fino a 200 megahertz di operazione in pieno di gamma di temperature

– un blocco note RAM (DSPR) di fino a 120 dati del kbyte

– blocco note RAM (PSPR) di istruzione di fino a 32 kbyte

– Nascondiglio di istruzione di 16 kbyte (ICACHE)

– Un cache di 8 dati del kbyte (DCACHE)

• CPU scalare efficiente di TriCore di potere (TC1.6E), avendo le seguenti caratteristiche:

– Compatibilità di codice binario con TC1.6P

– fino a 200 megahertz di operazione in pieno di gamma di temperature

– un blocco note RAM (DSPR) di fino a 112 dati del kbyte

– fino a 24 blocchi note RAM (PSPR) di istruzione del kbyte

– Nascondiglio di istruzione di 8 kbyte (ICACHE)

– amplificatore colto di dati 0.125Kbyte (DRB)

• I centri dell'ombra di Lockstepped per un TC1.6P e per TC1.6E

• Memorie multiple del su chip

– Tutti i MNV e SRAM inclusi sono CEE protettive

– memoria flash di programma di fino a 4 MBYTE (PFLASH)

– una memoria flash di fino a 384 dati del kbyte (DFLASH) utilizzabile per emulazione di EEPROM

– Una memoria di 32 kbyte (LMU)

– Memoria morta d'initialisation (BROM)

• regolatore di DMA 64-Channel con trasferimento di dati sicuro

• Sistema di interruzione sofisticato (CEE hanno protetto)

• Struttura del bus del su chip di rendimento elevato

– interconnessione di crociera di 64 bit (SRI) che dà velocemente accesso parallelo fra i padroni del bus, i CPU e le memorie

– bus periferico del sistema di 32 bit (SPB) per le unità periferiche e funzionali del su chip

– Un ponte del bus (ponte di SFI)

• Modulo facoltativo di sicurezza dell'hardware (HSM) su alcune varianti

• Unità di gestione di sicurezza (SMU) che tratta gli allarmi del monitor di sicurezza

• Banco di prova di memoria con le CEE, l'inizializzazione di memoria e le funzioni di MBIST (MTU)

• Monitor dell'ingresso/uscita dell'hardware (IOM) per il controllo dell'ingresso/uscita digitale

• Unità periferiche del Su chip versatile

– Quattro asincroni/canali di serie sincroni (ASCLIN) con il supporto di LIN dell'hardware (V1.3, V2.0, V2.1 e J2602) fino a 50 MBaud

– Quattro canali di interfaccia fatti la coda di SPI (QSPI) con capacità dello schiavo e del padrone fino a 50 Mbit/s

– Collegamento in serie ad alta velocità (HSSL) per la comunicazione di serie dell'inter unità di elaborazione fino a 320 Mbit/s

– Due del micro interfacce bus di serie in secondo luogo (MSC) per espansione della porta seriale ai dispositivi di potere esterno

– Un modulo di MultiCAN+ con 4 nodi della LATTA e 256 oggetti assegnabili liberi del messaggio per alta efficienza della manipolazione dei dati via bufferizzazione di FIFO ed il trasferimento di dati dell'ingresso

– 10 singoli canali della trasmissione del bocconcino del bordo (INVIATA) per collegamento ai sensori

– Un modulo di FlexRayTM con 2 canali (E-Ray) V2.1 sostenente

– Un modulo generico del temporizzatore (GTM) che fornisce un insieme potente del filtraggio del segnale numerico e della funzionalità del temporizzatore per realizzare la gestione autonoma e complessa dell'ingresso/uscita

– Un bloccaggio/confronta 6 il modulo (due noccioli CCU60 e CCU61)

– Un'unità del temporizzatore di uso generale 12 (GPT120)

– Interfaccia periferica del sensore di tre canali adeguatamente a V1.3 (PSI5)

– Interfaccia periferica del sensore con PHY di serie (PSI5-S)

– Interfaccia bus Inter integrata facoltativa del circuito (I2C) adeguatamente a V2.1

– MACKINTOSH facoltativo di Ethernet IEEE802.3 con RMII e MII interfacce (ETH)

• Approssimazione successiva versatile ADC (VADC)

– Un mazzo di 8 noccioli indipendenti dell'ADC

– Gamma di tensione in ingresso da 0 V a 5.5V (rifornimento dell'ADC)

• Delta-sigma ADC (DSADC) – sei canali

• Porti programmabili dell'ingresso/uscita di Digital

• il Su chip mette a punto il contributo al Livello 1 di OCDS (CPU, DMA, su Chip Buses)

• ricerca degli errori multiconduttore, tracciato in tempo reale e calibratura

• quattro/interfaccia a cinque vie di JTAG (IEEE 1149,1) o di DAP (porto di Access del dispositivo)

• Regolatori del sistema di gestione e del su chip di potere

• Unità della generazione di orologio con il sistema PLL e Flexray PLL

• Regolatore di tensione incastonato

Immagine di dati: